基于VerilogHDL设计的数字时钟

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摘要:..深圳大学考试答题纸(以论文、报告等形式考核专用)二○18～二○19学年度第一学期课程编号学1602080001号课程名称姓名硬件描述语言与逻辑综合李思豪专业年级主讲教师刘春平评分电子科学与技术16级1班教师评语：基于VerilogHDL设计的数字时钟题目：摘要：本文利用VerilogHDL语言自顶向下的设计方法设计多功能数字钟，突出了其作为硬件描述语言的良好的可读性、可移植性和易理解等优点，并通过AlteraQuartusⅡ6.0和cyclnoeIIEP2C35F672C6完成综合、仿真。此程序通过下载到FPGA芯片后，可应用于实际的数字钟显示中关键词：VerilogHDL；硬件描述语言；FPGA优质范文..目录一、实验任务.............................................................................3实验目的.............................................................................3实验要求.............................................................................3二、设计思路.............................................................................3三、实验结果.....................................

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