EDA+四位加法器

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摘要:河北科技大学实验报告2011级电信班学号2014年4月22日姓名同组人指导教师于国庆实验名称实验二四位加法器成绩实验类型设计型批阅教师一、实验目的（1）熟练掌握VHDL语言的数据流描述和行为描述设计组合逻辑。（2）掌握std_logic_vector数据类型特性。（3）初步掌握系统内部STD_LOGIC_UNSIGNED包的调用。二、实验原理：用4个开关作为加法器的一组输入变量，另4个开关作为加法器的另一组输入变量；用1个开关作为进位输入，将两组数据作全加运算，输出为四位二进制码表示运算结果。1位进位输出。当两组4位二进制数相加结果超出4位结果表示范围时，进位输出为“1”，否则为“0”。加法器输入采用试验箱K1~K16，进位输出采用试验箱L16指示，有进位时亮，否则灭；计算结果利用试验箱的译码驱动器启动LED数码管直接显示（静态）。三、实验内容及步骤1．打开MUXPLUSIIVHDL编辑器，完成四位加法器的设计。包括VHDL程序输入、编译、综合。实验程序如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;useieee.std_logic_arith.all;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYadder4ISPORT(C4:INSTD_LOGIC;A4:INSTD_LOGIC_VECTOR(3DOWNTO0);B4:INSTD_LOGIC_VECTOR(3DOWNTO0);S4:OUTSTD_LOGIC_VECTOR(3DOWNTO0);CO4:OUTSTD_LOGIC);ENDEN

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